ハニー、チップを縮小しました: ダイの縮小がプロセッサの性能向上にどのように役立つか

Intel や TSMC などの企業が、極めて小規模な製造プロセスを使用する将来のプロセッサやチップ設計を計画している中、AppleInsider では、ダイ シュリンクとは何か、それが関係者全員にどのようなメリットをもたらすのか、そしてそれが現在いかにして極めて困難な作業となっているのかを説明します。

そもそもダイシュリンクとは何でしょうか?

「ダイシュリンク」とは、チップ製造業者がダイ（現代のプロセッサを構成する小さなトランジスタで構成された回路）の生産規模を変更することを指します。「シュリンク」という言葉が示すように、回路自体はよりコンパクトになり、ダイの製造に使用される経路や素子もより小さくなります。

より微細なプロセスを用いることで、回路が占めるスペースは通常よりも小さくなります。つまり、より多くの回路を配置できるスペースが確保され、回路の性能が向上し、より複雑な回路の設計・製造が可能になります。

チップファウンドリにとってもコスト面でメリットがあります。ダイの小型化により、従来の大型プロセスに比べて、同じシリコンウエハー上で同等の複雑さを持つチップをより多く製造できるようになるからです。ウエハー上に搭載できるダイの数が増えれば増えるほど、ウエハー自体のチップ単価は低下します。

プロセッサ内のより複雑な回路から生み出される性能向上以外にも、ダイシュリンクには消費者にとってより分かりやすいメリットがあります。より小さなプロセスとより少ない材料を使用することで、従来のプロセスと比較して消費電力が削減されるだけでなく、発熱量も低減されるため、ヒートシンクやファンによる冷却の必要性も軽減されます。

消費電力と発熱量が少なくなると、クロック周波数を上げることも可能になり、同等の冷却量を維持しながら一定期間内に回路をより多く使用できるようになり、結果としてパフォーマンスが向上します。

また、チップに使用するシリコンが少なくなることで節約したコストをデバイス製造業者、ひいては消費者に還元する機会もありますが、これは通常、エンドユーザーよりもハードウェア製造業者に利益をもたらします。

最終的には、物事をより小型化し、関係者全員にとってより良いものとなる新しい製造プロセスを開発することが、チップ企業、デバイス製造者、そして消費者にとって最大の利益となります。

レベルで

長年にわたり、各ダイシュリンクに使用されるプロセスレベルは、様々な業界の専門家とスポンサー企業によって作成されたガイドラインである国際半導体技術ロードマップ（ITRS）によって定められてきました。これらの文書は厳密なルールセットではありませんが、業界のメーカーがダイシュリンクの次のステップに取り組む際に考慮すべき事項についての評価を提供しています。

これは、チップファウンドリ各社にプロセスに関して共通の認識を持ってもらうための手段と捉えられるかもしれません。特に、多くの推奨事項が商用化まで何年もかかるサイズを対象としていることを考えると、なおさらです。しかし、次世代をどのように進めていくかは各社に委ねられています。

企業が実際にダイシュリンクをどのように実施するかについては一切権限を持たないにもかかわらず、ロードマップは企業が次のダイシュリンクレベルを決定する上で役立ってきました。ITRSは、よく知られているプロセスサイズレベルを65ナノメートル、45ナノメートル、32ナノメートル、14ナノメートル、10ナノメートル、現在のAシリーズチップで使用されている7ナノメートル、5ナノメートルと定義しており、2022年までに3ナノメートルプロセスが使用されると予想しています。

チクタク、ムーアの法則は止まらない

ダイシュリンクとは直接関係ありませんが、プロセッサ設計における「Tick-Tock」モデルの概念について触れておく価値はあります。ダイシュリンクはプロセッサを長期的に改良する手法として広く認められていますが、チップメーカーにとって唯一の選択肢ではありません。既存のプロセスを用いて設計を改良することで、問題を回避することも可能だからです。

このモデルの場合、「ティック」とは、既存の設計（マイクロアーキテクチャと呼ばれる）を用いて性能を向上させるダイシュリンクのことです。設計の機能に大きな変更を加えることなく、シュリンクのメリットを享受できます。「トック」とは、全体的な性能を向上させるためにマイクロアーキテクチャに変更を加えることです。

このモデルは、ダイの縮小とマイクロアーキテクチャの変化の間の一定の変化に依存しており、そのリズムが時計のリズムに似ていることからこの名前が付けられました。

長らくこれが標準であり、インテルなどの企業は「ムーアの法則」を堅持し続けることができました。ムーアの法則とは、インテルの元CEOゴードン・ムーアが提唱した、集積回路の部品数は1975年までの少なくとも10年間は​​毎年倍増し、その後2年ごとに修正されるというものです。つまり、この法則が長期的に維持されれば、実質的に性能が倍増する可能性があることを意味していました。

しかし、ダイを極めて小さなレベルに縮小することは、処理が困難になってきており、現在では物理法則が、より小さなプロセス レベルへの取り組みを妨げています。

2016年、インテルはムーアの法則の追従を事実上断念し、製造サイクルを「Tick-Tock-Tock」へと切り替えました。以前の「Tock」におけるアーキテクチャの改良を最適化することで、既存の既に成果を上げているプロセスを活用する機会が拡大し、同時に次の新しい「Tick」への準備のための時間を稼ぐことができました。

小さくなるが、必ずしもそうではない

企業がチップの製造に特定のナノメートルレベルのプロセスを使用していると説明していたとしても、その説明は真実である可能性はありますが、必ずしもチップ全体に当てはまるとは限りません。ナノメートルという数字は、そのプロセスで製造できる最小のラインを指しています。

しかし、これはプロセッサ設計のすべてのセクションで特定のサイズの要素が使用されることを意味するわけではありません。設計内の要素が、プロセスレベルで理論上許容されるよりも大きくなることは十分にあり得ます。例えば、設計の一部が小さなスケールでは正常に動作しないといった問題が発生する場合があります。

ダイシュリンクは、実際には細い鉛筆のペン先を使って絵を描くようなものです。同じサイズの鉛筆を使って太い線を描くという選択肢は常に存在します。

そうすることが可能ではあるものの、チップ製造会社は可能な限りダイの縮小を最大限に活用することを目指しており、技術のアップグレードによってもたらされる潜在的な利益を無駄にしたくないと考えています。

フォトリソグラフィー

光リソグラフィーまたはUVリソグラフィーとも呼ばれるフォトリソグラフィーは、プロセッサの設計を基板上に転写するために使用されます。複数のマスクを使用することで、感光性化学物質で処理されたウェハ上の特定の領域に光を照射したり、遮断したりすることができます。

この技術は、使用する化学物質とプロセスに応じて、ウェハからパターンをエッチングで除去したり、代わりに他の要素を材料に塗布したりすることができます。この技術の利点は、1枚のウェハ上に相当数のチップを大量生産でき、プロセス全体を通してウェハ上のチップとの相互作用を最小限に抑えられることです。

この技術は確立されたものの、現代のチップの製造には50回以上の異なるマスクパスが必要となるなど、課題も抱えています。マスクの数が増えると製造上の欠陥の可能性が高まり、結果として高価なウェハが無駄になります。また、光源としてレーザーを使用することによる制約もあります。現在実用化されているレーザーは波長が長すぎるため、現在のプロセッサ製造で求められる極めて小さなサイズには実用的ではありません。

この問題を回避するために、企業は現在、より小型で複雑な金型向けに使い古されたプロセスを改善する方法を模索しています。

極端紫外線リソグラフィー

極端紫外線リソグラフィー（EUL）は、全く異なる光源を利用する技術であり、将来のダイ微細化の鍵となると考えられています。レーザーを使用するものの、実際には真空下でスズまたはキセノンプラズマを励起し、13.5ナノメートルの波長の光を生成します。これは、前述のプロセスで使用される193ナノメートル以上の波長よりもはるかに短いものです。

これは、この光をマスクと組み合わせて使用​​することで、これまでよりもはるかに高い解像度のチップ製造が可能になることを意味します。また、このプロセスには他の利点も期待されており、サムスンは2018年後半に、このプロセスでは従来4層必要だったマルチパターニングマスクを1枚で1層形成できるため、必要なマスク数と製造工程を削減できると示唆しました。

EULは有望ではあるものの、商用チップ生産ラインへの本格的な導入はまだ進んでいません。この技術の開発プロセスは長期にわたり、商用化の段階に入ったばかりの新しいプロセスと同様に、企業が解決すべき課題が依然として存在します。しかし、大規模導入によるパフォーマンスの向上と潜在的なコスト削減は、関係者全員が追求する価値があります。

インテル — 14ナノメートル、まだ

インテルは2014年に初めて14ナノメートルプロセスを採用したチップをリリースし、それ以来、主にプロセスの改良と投資の最大化に注力してきました。2019年4月に発売されたチップでさえ、新しいプロセスではなく、14ナノメートルプロセスを採用していました。

インテルが14ナノメートルプロセスを導入した際、22ナノメートルバージョンからの主な変更点は、第2世代の「トライゲート・トランジスタ」でした。これは、2次元の平面トランジスタ構造ではなく、隆起したドレイン「フィン」を採用した3次元トランジスタ設計です。14ナノメートルプロセスで導入されたこのイテレーションにより、トランジスタあたりのコストと消費電力が削減され、密度も向上したため、製造コスト効率が向上し、性能も向上しました。

14ナノメートルの導入以来、インテルは10ナノメートルプロセスの商用化に取り組んできましたが、チップの歩留まりが低いとの報告を受け、苦戦を強いられてきました。プロセスが十分な費用対効果を実現し、各ウェハの無駄が過度にならなくなるまで、発売は繰り返し延期され、ある時点では、インテルは、一見すると不確実な製造プロセスを完全に放棄したという主張を否定しました。

インテルは5月に、「Ice Lake」世代の一部となる10ナノメートルプロセッサの出荷を6月に開始すると発表した。

インテルは小型化への野心を抱いており、同時に投資家に対し、今後数年以内に7ナノメートルプロセスへのダイシュリンクの作業を完了させる計画を表明しました。このプロセス（EULを採用すると予想されています）を採用した最初のリリースは、高性能コンピューティング（HPC）およびデータセンターAIアプリケーション向けのIntel Xe「汎用GPU」で、2021年中に登場する可能性があります。

TSMC — 7ナノメートルとさらなる不確定性

TSMCは、iOSデバイスに搭載されているAppleのAシリーズチップを製造するファウンドリーとして最もよく知られています。iPhoneの最新モデルには、このシリーズの最新リリースも搭載されています。最近のいくつかのチップは7ナノメートルプロセスで製造されており、TSMCは業界他社と同様のフォトリソグラフィー技術を用いてこれを実現しています。

TSMCでさえ、現行の7ナノメートルレベルにおいても、自社製品へのEULの採用に積極的です。4月には、同社が「N7+プロセス」にEULを採用し、さらに改良された「N7 Pro」は2019年のAシリーズリリースでの使用を想定していると報じられました。

TSMCが次に採用する主要プロセスは「N6」です。これは6ナノメートル版で、EUL（Electric Unit Licensing Unit）を採用し、N7で製造された設計よりも18%高いロジック密度を実現します。このプロセスによるリスク生産は、2020年のiPhoneの刷新に先駆けて、2020年第1四半期に開始される予定です。

TSMCは、さらに微細化を進めるため、5ナノメートルプロセスの設計インフラを完成させ、主要顧客に提供することで、既に5ナノメートルチップの計画を進めています。これにより、主要顧客は5ナノメートルプロセスを採用する計画を採用できます。7ナノメートルプロセスと比較して、ロジック密度は1.8倍、速度は15%向上すると見込まれる5ナノメートルプロセスは、リスク生産開始も間近と言われており、2020年iPhoneのAシリーズチップにおけるTSMCの2番目の候補プロセスとなる可能性があります。

それで、実際何が違うのでしょうか?

IntelとTSMCはプロセッサ製造において実質的に同じ基本技術を用いているにもかかわらず、一方が14nmプロセスに固執し、他方が7nmプロセスで成功を収めている理由については明確な説明がありません。数十億ドル規模の予算決定を扱う企業として、両社はそれぞれのプロセスについて非常に秘密主義であることは明らかであり、このような差異が生じる理由を解明するのは困難です。

インテルが10ナノメートルプロセスの開発を遅々として進まなかった理由を「歩留まりが低い」と弁明したことが、最も納得のいく説明と言えるでしょう。数百ナノメートルの波長を持つレーザーを用いて、これほど微細なウエハー上に多数のチップを生産する場合、ある程度の生産ロスが生じることは予想されますが、生産ロスがあまりにも大きく、継続できない場合もあります。

プロセスが小さくなると、不良チップが製造される可能性が高くなりますが、同時にチップが占めるスペースは減少します。

14ナノメートルプロセスと7ナノメートルプロセスを比較すると、後者は前者プロセスで1チップが占めるスペースに4チップを形成できる可能性があります。プロセス適用コストが同じであれば、故障の可能性が過度に大きくならない限り、チップ生産ロスの増加は十分に相殺され、収益性を高めることができます。

EUL が完成すれば、業界がさらに小さなプロセスを実現しようと努めるにつれて、この問題は軽減される可能性がありますが、それまでは、単に経済的な問題である可能性があります。

さらに事態を複雑にしているのは、プロセスのサイズを公式に定義する業界標準の方法がなく、各企業が縮小したプロセスをどのように実装するかも要因となる可能性があることです。あるメーカーの14ナノメートルチップは、別の企業が最近商用化した10ナノメートルプロセスを使用していると宣言しているチップよりも魅力的ではないかもしれませんが、それぞれの実装次第では、両者の性能が同等になる可能性は十分にあります。

この差によって、ナノメートルという数字はマーケティング上の特徴として効果的に活用される可能性があります。たとえ、わずかに大きなプロセスを採用したチップと同等の性能であっても、より小さなプロセスを採用しているというだけで、エンドユーザーにとって実質的なメリットがないにもかかわらず、あるチップを他のチップよりも高く宣伝することができます。

ナノメートル単位でどちらかの企業が優れていると断言するのも、正確性に欠けます。確かに、Intelはようやく10ナノメートルに到達したばかりですが、TSMCはしばらく前から7ナノメートルを維持しています。しかし、直接比較することはできません。

小さなスペースに詰め込めるトランジスタの密度は、パフォーマンスの究極の指標ではありません。チップに搭載される設計、機能、そしてチップのイテレーションで残される機能など、これらすべてがダイの縮小と同じくらいパフォーマンスに影響を与えます。

顧客にとって、プロセスの違いは議論の余地がありません。Macのプロセッサのコア数やクロック速度といった機能は、チップが14ナノメートルプロセスで製造されたのか10ナノメートルプロセスで製造されたのかよりも、より重要な情報となるかもしれません。

iPhoneのようなモバイルデバイスでは、それはさらに重要ではありません。最新モデルのiPhoneに搭載されているのは、Appleがこれまでに設計した中で最速のAシリーズチップでしょうか？はい、そうです。実際、重要なのはそれだけです。